Curs XII

CURS 12 AC 2006/2007

1/8
ARHITECTURA CALCULATOARELOR 2006/2007
CURSUL 12


5.1.4 Microinstruc?iuni

Pentru a controla calea de date din figura 5.1 avem nevoie de 29 de semnale. Acestea pot fi
?mp?r?ite ?n 5 grupe func?ionale descrise mai jos:
? 9 semnale pentru controlul scrierii datelor de pe magistrala C ?n regi?tri,
? 9 semnale pentru controlul activ?rii regi?trilor pe magistrala B pentru intrarea ALU,
? 8 semnale pentru controlul func?iilor ALU ?i ale shifter-ului,
? 2 semnale (nefigurate) pentru indicarea citiri/scrierii memoriei prin MAR/MDR,
? 1 semnal (nefigurat) pentru indicarea extragerii din memorie prin PC/MBR

Valorile acestor 29 de semnale de control specific? opera?iile pentru un ciclu al c?ii de date.
Un ciclu const? ?n direc?ionarea valorilor din regi?tri pe magistrala B, propagarea semnalelor
prin ALU ?i shifter, conducerea lor pe magistrala C ?i ?n final scrierea rezultatelor ?n registrul
sau regi?trii corespunz?tori. Daca un semnal de citire a memoriei este activat, opera?ia cu
memoria ?ncepe la sf?r?itul ciclului c?ii de date, dup? ce MAR a fost ?nc?rcat. Datele
memeoriei sunt disponibile la fiecare sf?r?it de ciclu urm?tor ?n MBR sau MDR ?i pot fi
folosite ?n ciclul de dup? acesta. Cu alte cuvinte, o citire a memoriei ini?iat? pe oricare port la
sf?r?itul ciclului K trimite date care nu pot fi folosite ?n ciclul K+1 ci numai ?n ciclul K+2 sau
mai t?rziu.

Presupusul comportament care contrazice varianta intuitiv? este explicat de figura diagramei
de timp anterioare. Semnalele de control al memoriei nu sunt generate ?n ciclul 1 al ceasului
dec?t dup? ce MAR ?i PC sunt ?nc?rcate la frontul crescator al ceasului, c?tre sf?r?itul ciclului
1 de ceas. Vom presupune c? memoria pune rezultatele pe magistrala memoriei ?n timpul unui
ciclu deci MBR ?i/sau MDR pot fi ?nc?rcate la urm?torul front crescator al ceasului, ?mpreun?
cu al?i regi?tri. Cu alte cuvinte, ?nc?rc?m MAR la sf?r?itul unui ciclu al c?ii de date ?i
ini?ializ?m memoria la scurt timp dup? aceea. Ca urmare, nu ne putem a?tepta ca rezultatele
unei opera?iuni de citire s? fie ?n MDR la ?nceputul urm?torului ciclu ?n special dac? l?rgimea
pulsului ceasului este scurt?. Nu este destul timp dac? memoria mai are nevoie de un ciclu de
ceas. Un ciclu al c?ii de date trebuie s? apar? ?ntre ?nceperea citirii memoriei ?i folosirea
rezultatului. Binen?eles alte opera?iuni pot avea loc ?n timpul ciclului, dar nu cele care au
nevoie de cuv?ntul de memorie.

Presupunerea c? memoria face un ciclu pentru a opera, este echivalent cu a presupune c? rata
de operare a cacheului este 100%. Aceast? presupunere nu este adevarat? niciodat?, dar
complexitatea introdus? de un ciclu de memorie cu lungime variabil? este mai mult dec?t
avem nevoie aici. Din vreme ce MBR ?i MDR sunt ?nc?rcate la frontul cresc?tor al ceasului,
odat? cu to?i ceilal?i regi?tri, ace?tia pot fi citi?i ?n timpul ciclurilor c?nd este f?cut? o nou?
citire a memoriei. Acestea returneaz? vechile valori din moment ce citirea nu a avut ?nc? timp
s? le rescrie. Nu exist? nici o ambiguitate aici: p?n? c?nd noile valori sunt ?nc?rcate ?n MBR
?i MDR la frontul cresc?tor al ceasului, valorile anterioare sunt ?nc? utilizabile. Nota?i c? este
posibil s? se execute citiri “back to back” ?n dou? cicluri consecutive din moment ce o citire
are nevoie de doar un ciclu. De asemenea, ambele memorii pot opera ?n acela?i timp. Totu?i
?ncerc?nd s? citim ?i s? scriem acela?i octet simultan vom avea rezultate nedefinite.
CURS 12...