Curs XI

CURS 11 AC 2006/2007

1/9
ARHITECTURA CALCULATOARELOR 2006/2007
CURSUL 11



4.2.3 Opera?iuni pe magistral?

P?n? acum, am discutat doar cicluri de magistral? normale, cu un master (de obicei CPU-ul)
citind de la un slave (de obicei memoria) sau scriind unuia. De fapt, mai exist? c?teva tipuri
de cicluri de magistral?. Acum le vom analiza.

?n mod normal, transferul se face cuv?nt cu cuv?nt, c?te unul pe r?nd. Totu?i, c?nd cache-ul
este folosit, este de dorit s? aducem ?ntreaga linie cache odata. De multe ori blocurile de
transfer pot fi mai eficiente dec?t transferul succesiv individual. C?nd o citire de bloc este
startat?, masterul de magistral? transmite slaveului num?rul de cuvinte care vor fi transferate,
de exemplu, pun?nd num?rul de cuvinte pe liniile de date ?n timpul T1. ?nloc s? returneze un
singur cuv?nt, slaveul ofer? c?te un cuv?nt ?n timpul fiec?rui ciclu, p?n? c?nd num?r?toarea s-
a terminat. Figura 4.11 este o versiune modificat? a unei figuri anterioare, cu un semnal
BLOCK care este folosit s? indice atunci c?nd un transfer de bloc este solicitat. ?n acest
exemplu, citirea unui bloc de 4 cuvinte ia 6 cicluri ?n loc de 12.

Exist? de asemenea ?i alte tipuri de cicluri de magistral?. De exemplu, pe un sistem
multiprocesor cu dou? sau mai multe procesoare pe aceea?i magistral?, este adesea
necesar s? se asigure c? doar un procesor folose?te structura de date din memorie. Un mod
Figura 4.11 Transferul datelor pe blocuri
T1 T2 T3 T4 T5 T6 T7
Adres?
Date
MREQ
RD
WAIT
BLOCK
Numar?tor
Adresa de memorie de citit
Date Date Date Date
?
CURS 11 AC 2006/2007

2/9
tipic de a asigura aceasta, este de a avea o variabil? ?n memorie, care este 0 atunci c?nd nici
un procesor nu folose?te structura de date, ?i 1 c?nd aceasta este folosit?. Dac? un procesor
vrea s? ob?in? ccesul la structura de date, el trebuie s? citeasc? variabila, ?i dac? aceasta este 0
atunci s? o seteze la 1. Necazul este, cu pu?in ghinion, ca dou? procesoare s-ar putea s?
citeasc? variabila pe dou? cicluri de bus consecutive. Dac? fiecare vede c? variabila este 0,
atunci fecare o seteaza la 1 ?i crede c? este singurul procesor care folose?te structura de date.
Aceast? secven?? de evenimente conduce la haos.

Pentru a preveni aceast? situa?ie, sistemele multiprocesor au adesea un ciclu de bus special
cite?te – modific? - scrie, care permite oric?rui procesor s? citeasc? un cuv?nt din memorie,
s?-l examineze, s?-l modifice ?i s?-l scrie ?napoi ?n memorie, totul f?r? s? elibereze
magistrala. Acest tip de ciclu, controlez? capacitatea procesoarelor de a folosi magistrala.

Un alt tip important ciclu de magistral? este acela pentru manipularea ?ntreruperilor. C?nd
procesorul comand? unui dispozitiv I/O s? fac? o opera?ie, el a?teapt? deobicei o ?ntrerupere
c?nd lucrul este gata. Semnalarea ?ntreruperii solicit? magistrala.

Din moment ce mai multe dispozitive trebuie s? cauzeze o ?ntrerupere simultan, acela?i fel de
probleme de arbitrare sunt prezente ?i aici, a?a cum am avut ?i cu ciclurile de magistral?
normale. Solu?ia uzual? este aceea de a atribui priorit??i dispozitivelor, ?i de a folosi un
arbitru centralizat, care s? dea prioritate celui mai critic dispoziv. Controlerele de ?ntreruperi
standard, ?ntr-un cip, exist? ?i sunt considerabil folosite. IBM PC-ul ?i succesorii s?i au folosit
cipul Intel 8259A, ilustrat ?n figura 4.12.
P?n? la 8 controlere pot fi conectate direct la 8 intr?ri IRx la 8259A. C?nd oricare dintre
aceste dispozi...