Curs X

CURS 10 AC 2006/2007

1/8
ARHITECTURA CALCULATOARELOR 2006/2007
CURSUL 10

4.2 Magistrale
4.2.1 Sincronizarea magistralei

Magistralele pot fi ?mp?r?ite ?n dou? categorii distincte pe baza ceasului de lucru:
¾ Magistrala sincron? are o linie pilotat? de un oscilator cu cuar?. Semnalul pe aceast?
linie const? dintr-un semnal dreptunghiular cu frecven?a de ordinul Mhz (unit??i, zeci sau
sute). Toate activit??ile de pe magistral? necesit? un numar ?ntreg de cicluri, numite cicluri de
magistral?.
¾ Magistrala asincron?, nu are un ceas. Ciclii de magistral? pot fi de orice m?rime ?i nu
este necesar s? fie aceea?i pentru toate perechile de componente.
?n cele ce urmeaz? vom examina fiecare tip de magistral?.

4.2.1.1 Magistrale sincrone

Ca exemplu despre modul de func?ionare al unei magistrale, consider?m temporizarea din
figura 4.6. ?n acest exemplu se va folosi un ceas cu frecven?a de 40 Mhz, care d? un ciclu de
magistral? de 25 nanosecunde. ?n timp ce acesta poate p?rea mai pu?in rapid ?n compara?ie cu
un CPU la 1 Ghz sau chiar mai mult, p?n? de cur?nd existau doar c?teva magistrale cu mult
mai rapide. De exemplu, magistrala ISA care se gasea pe toate PC-urile bazate pe tehnologie
Intel lucrau la o frecven?? de 8,33 Mhz ?i chiar popularul tip de magistrala PCI functioneaz?
la 33 sau 66 Mhz. Motivele din care multe tipuri de magistrale nu sunt at?t de rapide pe c?t s-
ar dori sunt: probleme de proiectare cum ar fi desincronizarea magistralelor ?i necesitatea
compatibilit??ii cu modelele anterioare.
Ciclu de citire cu 1 stare wait (de a?teptare)
T1 T2 T3
TAD
TM
TML
TRL
TDS
TMH
TRH
TDH
Adresa de memorie de citit
Date
Timp
?
Adrese
Date
RD
WAIT
MREQ
Figura 4.6 Exemplu de ciclu de magistral? sincron?
CURS 10 AC 2006/2007

2/8
?n exemplul nostru, vom accepta c? citirea din memorie dureaz? 40 nanosecunde din
momentul ?n care adresa este stabil?. Dup? cum vom vedea pe scurt, cu ace?ti parametri, va fi
nevoie de trei cicli de magistral? pentru a citi un cuv?nt din memorie. Primul ciclu ?ncepe la
frontul crescator al lui T1, iar al treilea se termin? la frontul cresc?tor al lui T4, dup? cum
apare ?n figur?. S? not?m faptul c? niciunul dintre fronturile ascendente ori descendente n-a
fost desenate vertical, deoarece nici un semnal electric nu-?i poate schimba valoarea f?r? s?
treac? o perioad? de timp, oric?t de mic?. ?n acest exemplu vom presupune c? este nevoie de 1
ns pentru ca un semnal s? se schimbe dintr-o stare ?n alta. Ceasul, liniile de adres?, de date,
MREQ , RD ?i WAIT sunt toate desenate pe aceea?i scal? de timp.

?nceputul lui T1 este definit de frontul cresc?tor al ceasului. ?n intervalul T1 CPU-ul pune
adresa cuv?ntului pe care-l dore?te extras din memorie pe liniile de adrese. Deoarece adresa
nu este o singur? valoare, precum ceasul, nu o putem desena ca o singur? linie ?n figur?: va
apare ca 2 linii, cu o intersectare la momentul ?n care adresa se schimb?. Mai mult, ha?ura
anterioar? intersec?iei indic? faptul c? valoarea ha?urat? nu este semnificativ?. Folosind
acelasi mod de ha?urare, vom observa cum con?inutul liniilor de date nu este semnificativ
p?n? ?n intervalul T3.

¾ Dup? ce liniile de adrese au avut timp s? se stabilizeze la noile valori, sunt activate
MREQ ?i RD . Primul semnal indic? faptul c? memoria (spre deosebire de o component? I/O)
este accesat?, iar al doilea semnal c? memoria este accesat? pentru citire (negat? pentru
scriere). Av?nd ?n vedere faptul c? mem...